קורס SystemVerilog

קורס SystemVerilog

על הקורס

SystemVerilog היא שפת תיאור ואימות חומרה חזקה (HDVL - Hardware Description and Verification Language). השפה היא הרחבה משמעותית של שפת ה-Verilog המקורית שפותחה ב-1984 והפכה לתקן בשנת 1995, כדי לתת מענה לאתגרי תכנון ואימות שבבים (ASICs) ומערכות על שבב (SoCs) של מעגלים מורכבים ומשולבים.

הקורס מתאים גם לעבודה עם FPGA, ומאפשר לתכנת שבב בעזרת קוד SystemVerilog.

למה כדאי ללמוד SystemVerilog ?

בחירה ללמוד קורס SystemVerilog היא החלטת קריירה חשובה לאנשי השבבים. שבבים מודרניים מורכבים מאוד, והחשיבות של אימות התכנון (Design) – ווידוא שאין טעויות ושגיאות בשבב – יכולה לחסוך מיליוני דולרים לחברה.

SystemVerilog מאפשרת לצוותים לזהות תקלות בשלבים מוקדמים, לצמצם סיכונים לכישלון השבב, ולחסוך זמן וכסף בתהליך המסכה וייצור השבב הראשוני.

מה לומדים בקורס SystemVerilog?

תכנון חומרה (Hardware Design)

מבני נתונים מתקדמים: שימוש ב-enum, struct, union ומערכים דינמיים לתיאור מודרני של חומרה.
מודולריות וקישוריות (Connectivity): עבודה עם interfaces ו-packages לארגון קוד ושימוש חוזר.
תכנון התנהגותי (Behavioral Modeling): שימוש ב-always_comb, always_ff, always_latch ללוגיקה צירופית, רציפה ודלתות שערים.
אילוצים ותכנון ברמה גבוהה: היכרות עם SystemVerilog Assertions (SVA) וסינתזה ברמה גבוהה.

אימות חומרה (Hardware Verification)

בניית סביבות בדיקה (Testbenches): יצירת סביבות מורכבות לבדיקה מקיפה של DUT (Design Under Test).
מחוללי טרנזקציות (TLM): עבודה עם Transaction-Level Modeling לניהול נתונים מופשט.
תיכנות מונחה-עצמים (OOP): ניצול תכונות OOP כמו מחלקות, ירושה ופולימורפיזם לסביבות אימות מודולריות.
אימות מבוסס אקראיות (CRV): הפקת תרחישי בדיקה אקראיים עם constraints.
כיסוי (Coverage):
- כיסוי קוד (Code Coverage)
- כיסוי פונקציונלי (Functional Coverage)
SVA: העמקה ב-SystemVerilog Assertions לזיהוי חריגות ואימות פורמלי.

למי מיועד הקורס?

מהנדסי אימות (Verification Engineers): המעוניינים להתמחות בבניית סביבות בדיקה מורכבות.
מהנדסי תכנון (Design Engineers): שרוצים לשפר את כישורי התכנון עם התכונות המתקדמות של SystemVerilog.
סטודנטים ובוגרי הנדסת חשמל ומחשבים: המעוניינים להשתלב בתעשיית השבבים עם ניסיון מעשי.

תנאי קבלה

ידע בסיסי בשפת Verilog או שפת HDL אחרת – יתרון
היכרות עם תכנון דיגיטלי ומושגי RTL
שליטה באנגלית טכנית – קריאת קוד ודוקומנטציה
מיועד למהנדסים בתחומי חשמל, מחשבים, אלקטרוניקה או סטודנטים בשנים מתקדמות
אין חובה לידע מוקדם ב-SystemVerilog – הקורס כולל סקירה מקיפה של יסודות השפה

על המרצה

בני כהן

מנכ"ל ומייסד Real Time Group

בעל תואר שני M.Sc בהנדסת תקשורת.
תואר ראשון (BScTE) בהנדסת אלקטרוניקה.
מרצה וראש תחום קורס Real Time Embedded ב-RT-Group.
בעל ניסיון של מעל 20 שנה בפיתוח והדרכת מערכות RT Embedded Linux לחברות Enterprise, הביטחוניות ו- Startups המובילות בעולם.

מה מספרים בוגרי המכללה?

מריוס
בוגר קורס Real Time Embedded

סיימתי לימודי הנדסת אלקטרוניקה באורט בראודה והתעניינתי בתחום האמבדד. במהלך החיפושים גיליתי שמכללת ריל טיים מציעה יתרון משמעותי – סטאז' מעשי על פרויקטים אמיתיים. התחברתי במיוחד לתחום ה-Low-Level, והמרצים המקצועיים והמנוסים היו גורם מרכזי להצלחתי בקורס.

עידו
בוגר קורס Real Time Embedded

אני בוגר מדעי המחשב מ-HIT. למרות החששות שהיו לי בתחילת הדרך עקב עבודה במשרה מלאה, אני שמח שהצטרפתי לקורס. התחברתי במיוחד לתחומי ה-Embedded Linux וה-C/C++, והופתעתי מכמות הידע החדש שרכשתי. המרצים המקצועיים והאווירה המצוינת תרמו רבות לחוויה לימודית מעשירה ומשמעותית.

רועי
בוגר קורס Real Time Embedded

סיימתי תואר במתמטיקה ומדעי המחשב באוניברסיטת אריאל. הקורס היה אינטנסיבי, אך המרצים דאגו להצלחת כל סטודנט והשקיעו תשומת לב גם בפרטים הקטנים. הפרויקטים היו מאתגרים ומעניינים, וסיפקו חוויה מעשית שמדמה עבודה אמיתית בתעשייה.

תומר
בוגר קורס Real Time Embedded

אני בוגר הנדסת חשמל מאוניברסיטת אריאל, והגעתי לקורס בעקבות המלצה משפחתית. נהניתי מאוד מהחוויה ומהמרצים המקצועיים. הפרויקטים בקורס העניקו לי הכנה מצוינת לעבודה בתעשייה, תוך דגש על עבודה מעשית שתרמה רבות מעבר לתיאוריה שנלמדה באוניברסיטה.

אבישי
בוגר קורס Real Time Embedded

אני בוגר הנדסת חשמל מאוניברסיטת אריאל. חיפשתי כלים מקצועיים להתפתחות בתחום הפיתוח, והקורס סיפק לי מענה מקיף לכל שאלה וצורך מקצועי. הלימודים הכינו אותי בצורה מעולה להתמודדות עם אתגרי הפיתוח בתעשייה, וכיום אני מיישם את הידע והכלים שרכשתי בעבודתי כ-Embedded Software Engineer.

דימה דולומיאניק
בוגר קורס Real Time Embedded

RT Embedded Engineer, HP

עם סיום הקורס, קיבלתי הכנה מקצועית לראיונות עבודה. המרצים הדריכו אותי בדיוק על מה חשוב להדגיש ואיך להציג את עצמי בצורה הטובה ביותר. התוצאה? שלוש חברות הייטק פנו אליי והציעו לי להצטרף לשורותיהן!

תשובות לשאלות נפוצות

מה זה SystemVerilog?

SystemVerilog היא שפת תיאור ואימות חומרה (HDVL – Hardware Description and Verification Language), המשלבת בין יכולות תיאור חומרה (HDL) כמו Verilog לבין יכולות אימות מתקדמות (HVL). היא מאפשרת למהנדסים לתאר, לבדוק ולאמת מערכות דיגיטליות מורכבות כמו ASIC ו‑FPGA בצורה יעילה ומודרנית.

במה SystemVerilog שונה מ‑Verilog?

SystemVerilog מרחיבה את היכולות של Verilog ומוסיפה:

טיפוסי נתונים מתקדמים (struct, enum, class)
תכנות מונחה עצמים (OOP)
Assertions (SVA) לאימות פורמלי
מתודולוגיות כמו UVM לבניית סביבות בדיקה מורכבות זה הופך אותה לכלי חזק לא רק לתכנון אלא גם לאימות

האם SystemVerilog מתאים גם לפיתוח FPGA?

כן. למרות שמקורה של SystemVerilog בעולם ה‑ASIC, היא מתאימה גם לפיתוח FPGA. החלקים הסינתזיביליים של השפה (HDL) מאפשרים תיאור חומרה, והיכולות האימותיות (HVL) מסייעות לבדוק את התכנון לפני ההטענה לשבב.